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3纳米、2纳米、1纳米芯片该如何造?

来源: wangyoo2003 2020-6-3 22:06:11 显示全部楼层 |阅读模式
221034xuzwu55arsj8gdnz.jpg 泉源:EETOP编译

如今台积电和三星正在加紧开辟他们的3nm和2nm技能,如今预计分别在2022年和2024年推出。1nm及以上工艺也正在举行中,但是隔断仍旧很远。
业界渴望从3nm开始,从当今的finFET晶体管过渡到全能栅极或称为围绕式栅极FET(GAA)。在2nm乃至更高的制程下,业界正在研究当前和新版本的GAA晶体管。
在这些节点上,芯片制造商大概会须要新装备,比方下一代极紫外线(EUV)光刻技能。新的沉积,蚀刻和查抄/计量技能也在研究中。
不消说,这里的计划和制造本钱是天文数字。根据IBS的数据,3nm芯片的计划本钱为6.5亿美元,而5nm器件的计划本钱为4.363亿美元,而7nm的计划本钱为2.223亿美元。而对于2nm、1nm要耗费多少,如今评估还为时过早。
并非全部计划都须要高级节点。实际上,本钱上升正促使很多人探索其他选择,比方高级封装技能。得到扩展上风的一种方法是将更多小芯片封装在一起。
半导体工程公司已研究了下一代晶体管、晶圆厂工具、质料、封装和光子学方面的领先技能。
新型晶体管和质料
晶体管作为芯片中的关键构件之一,为器件提供了开关功能。几十年来,基于平面晶体管的芯片是市场上开始进的器件。
到了20纳米时,平面晶体管撞到了天花板。为此英特尔在2011年转向22nm的finFET,随后用在了16nm / 14nm。在finFET中,电流的控制是通过在鳍的三个侧面的每一个上实现栅极来实现的。
借助finFET,芯片制造商继续接纳传统的芯片缩放技能。但是,当鳍片宽度到达5nm时,finFET大概会失去上风无法进一步微缩,这将发生在3nm节点附近。因此,选择3nm工艺的代工厂渴望在2022年迁徙到下一代晶体管,称为纳米片FET。纳米片式FET属于栅极全围绕式FET的范畴。
纳米片式FET是鳍片式FET的延伸。它是在其侧面有一个栅极包裹的鳍片FET。纳米片会在3nm处出现,大概会延伸到2nm或更高。
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图1:平面晶体管与finFET与纳米片FET。突破泉源:三星
另有一些其他的选择也属于GAA种别。比方,Imec正在开辟一种用于2nm的叉片FET。在叉片FET中,nFET和pFET被集成在同一个结构中。介质壁将nFET和pFET分开。这差别于现有的GAA晶体管,后者的nFET和pFET使用差别的器件。
叉片式FET允许更细密的n到p间距并淘汰面积缩放。Imec的2nm叉片具有42nm的打仗栅间距(CPP)和16nm的金属间距。相比之下,纳米片的CPP为45nm,金属间距为30nm。
互补FET(CFET)是另一种范例的GAA器件,也是2nm或更高节点工艺的选件。CFET由两个单独的纳米线FET(p型和n型)构成。根本上,p型纳米线堆叠在n型纳米线的顶部。
“ CFET的概念在于'折叠'pFET器件上的nFET,这消除了n-p分离的瓶颈,并因此将单元的有用面积减小了两倍,” Imec的董事Julien Ryckaert体现。
CFET很有前程。副总裁戴维·弗里德(David Fried)体现:“当人们研究GAA技能,特殊是堆叠的互补纳米线(CFET)和类似技能时,他们将这些技能创造了一个朝向3纳米、2纳米和1纳米逻辑扩展的拐点,"Lam Research/Coventor公司盘算产物副总裁David Fried说。"人们正在回顾堆叠纳米线的发展轨迹,以及下一步怎样实现这一变化。这就是人们所想的大概逾越3纳米的情况。我不知道有没有人在界说这个空间的节点,但这些技能大概会使3纳米以上的下一个扩展轨迹成为大概。"
不外,CFET和干系晶体管也有一些挑衅。TEL公司的高级技能职员杰弗里·史密斯说:“题目在于热过程,在高温过程之前,你须要放很多金属进去。以是,你须要确定CFET的触点和互连之间所需的拦截金属的最大热极限。"
总而言之,CFET将须要肯定的开辟时间,由于如今很少有知识可鉴戒,而且有很多题目须要办理。IBS首席实行官汉德尔·琼斯(Handel Jones)说:“ CFET远景广阔,但还为时过早。一个大题目是,纵然加强了栅极结构,我们也须要加强MOL和BEOL。否则,性能提升将受到限定。”
在2纳米/1纳米制造芯片带来了一系列新的题目,须要在差别的步调中接纳新的技能和装备。这一点在制造过程中应用的薄膜上很显着。
Brewer Science公司技能研究员James Lamb说::“当你开始深入到厚度小于5纳米的自旋涂层层时,你很容易受到外貌能微小变革的影响。这大概来自衬底,也大概来自质料。因此,这个确实须要在润湿和被涂基材外貌以及被涂质料上做到美满,以确保没有任何缺陷。这些薄膜富足薄,界面动力学控制薄膜的形成,就像在自组装过程中一样,它很容易受到微小变革的影响。”
从这个角度来说,1纳米薄膜大概有5到8个原子的厚度。很多如许的薄膜都在30到40个原子的范围内。
Lamb说:“将其放下,弄湿外貌,并使质料粘附到该外貌上成为一个挑衅。关键的驱动因素是质料的干净度。如果衬底上有任何变革,那么将会出现非常或局部厚度变革。”
新型EUV光刻机
光刻技能是在芯片上对微小特性举行图案化的技能,有助于实现芯片缩放。在3nm及以后的工艺中,芯片制造商大概将须要一种称为高数值孔径EUV(high-NA EUV)的EUV光刻新版本。
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high-NA EUV是当今EUV的扩展,仍在研发中。这种巨大的装备的目标是在2023年到达3nm,相称复杂又相称昂贵。

EUV的紧张性有几个缘故因由。多年来,芯片制造商在晶圆厂使用基于光学的193nm光刻机。在多重曝光(multi-patterning)的资助下,芯片制造商已经将193nm光刻技能扩展到10nm/7nm。但是到了5nm,如今的光刻技能已经失去了发展势头。
这就是EUV的作用。EUV使芯片制造商可以或许在7nm及更高的温度下计划出最困难的特性。D2S的首席实行官Aki Fujimura说:“在13.5nm波长下使用EUV应该会更容易,也更可行。”
这就是EUV的用武之地。EUV使芯片制造商可以或许在7nm及以上工艺中构图最困难的功能。在13.5纳米波长下使用EUV应该会更容易、更可行。
EUV不绝是难以开辟的技能。不外, ASML正在交付其最新的EUV光刻机。该体系使用13.5nm波长和0.33 NA透镜,可实现13nm分辨率,每小时处置惩罚170个晶圆。
在7纳米,芯片制造商正在使用基于EUV的单次曝光方法对微小特性举行曝光。单一图案化EUV将扩展到约莫30纳米到28纳米的间距。除此之外,芯片制造商还须要EUV双重图案化,这是一个困难的过程。
“纵然我们对EUV 应用多重曝光(multi-patterning)技能,覆盖也会非常困难,” Brewer Science的高级技能师Doug Guerrero说。
如果已证明具有本钱效益,则在5nm / 3nm及更高波长下,仍旧可以选择双重曝光 EUV。但是为了淘汰风险,芯片制造商更渴望使用high-NA EUV,从而使他们可以或许继续接纳更简单的单次曝光。
但是,high-NA EUV很复杂。该体系配备了可以或许提供8nm分辨率的0.55 NA透镜。high-NA EUV将使用变形镜头,而不是传统的镜头计划。该镜头在扫描模式下支持8倍放大,在另一个方向上支持4倍。结果,场巨细减小了一半。因此,在某些情况下,芯片制造商会在两个差别的掩模上处置惩罚芯片。然后,将掩模拼合在一起,这是一个复杂的过程。
另有其他题目。没有用于high-NA EUV的抗蚀剂。荣幸的是,现有的EUV掩模工具可用于3nm及更高的工艺。
但是,该行业大概须要使用新质料的EUV掩模坯料。反过来,这须要更快的掩模空缺离子束沉积(IBD)工具。Veeco产物营销总监Meng Lee说:“我们正在与紧张客户积极相助,在我们的IBD体系计划中发布一些先辈的功能,这些功能将办理3nm及以后的题目。”
总的来说,high-NA EUV面对数项挑衅。Stifel Nicolaus分析师帕特里克·霍(Patrick Ho)体现:“要实现high-NA EUV尚需数年。“ ASML大概会在2021年开始提供beta体系。但是,正如EUV告诉我们的那样,beta体系并不意味着大批量生产就在面前。”
分子级加工当今的芯片是使用各种原子级加工工具生产的。一种称为原子层沉积(ALD)的技能可一次将质料沉积一层。
原子层蚀刻(ALE)是一项干系技能,可以原子级去除目标质料。ALD和ALE均用于逻辑和存储器。
业界还正在为低于3nm的节点开辟ALD和ALE的高级版本。地域选择沉积是一种先辈的自对准曝光技能,是一种如许的技能。选择性沉积将新奇的化学方法与ALD或分子层沉积(MLD)工具相团结,涉及在准确位置沉积质料和膜的过程。从理论上讲,选择性沉积可用于在金属上沉积金属,在器件上的电介质上沉积电介质。
潜伏地,它可以淘汰流程中的光刻和蚀刻步调。但是,在浩繁挑衅中,地域选择性沉积仍在研发中。
即将出现的另一项技能是分子层蚀刻(MLE)。“ ALE自1990年代就诞生了,”阿贡国家实验室的紧张质料科学家Angel Yanguas-Gil说。“它是基于等离子体的,但是涉及到各向同性原子层刻蚀的无机质料已经有了发展,这就是我们本日所处的位置。分子层蚀刻是有机/无机杂化质料的延伸。对于半导体行业来说,它提供了一种方法来举行各向同性地淘汰可用作光刻掩模的质料。”
对于在低个位数纳米节点上开辟的芯片,器件选择性增长和去除特定质料都是题目。因此,可以通过某种蚀刻技能消除出如今芯片中的非常征象,但是在这么小的多少尺寸上,晶圆上残留的任何质料都有大概引起其他题目,比如掩膜孔洞堵塞。
业界不绝将嵌段共聚物(blockcopolymers)视为生产这些细密图案化外貌的一种方式。当接纳嵌段共聚物方法时,会得到非常漂亮的线条,但是它们很粗糙。这种方案的探索依靠于原子层沉积前驱体。
已往,由于无机质料比有机质料更致密、更薄,以是险些全部的商业积极都会集在无机质料上。但是如今,随着越来越多的有机质料进入到制造工艺中,变乱变得越来越复杂。
工艺控制上的挑衅
检测和度量也很紧张。检测是教唆用各种体系查找芯片中的缺陷,而度量则是一种丈量结构的艺术。
检测本领分为两类:光学和电子束。光学检测工具速率很快,但是在分辨率上存在一些限定。电子束检测体系分辨率更高,但是速率较慢。
因此,为了团结两者优点,业界不绝在开辟多光束 / 电子束检测体系,从理论上讲,可以较高的速率实现较高的分辨率,从而找到最难发现的缺陷。
ASML已开辟了带 9 个光束的电子束查抄工具。但是,芯片制造商渴望使用具有更多光束的工具来加快检测过程。
度量技能也面对一些挑衅。如今,芯片制造商使用各种体系来丈量芯片内的结构,比方微距量测扫描式电子显微镜(CD-SEM)、光学关键尺寸丈量(OCD)。CD-SEM 举行的是自上而下的丈量,而 OCD 体系则使用偏振光来表征结构。
十年前,很多人以为 CD-SEM 和 OCD 技能会走上绝路,因此,半导体装备行业加快了几种新型度量技能的开辟,此中包罗称为临界尺寸小角 X 射线散射(CD-SAXS)的 X 射线计量技能。CD-SAXS 使用小光束尺寸的可变角度透射散射,来提供丈量结果。X 射线的波长小于 0.1 纳米。
多年来,一些构造已经证明了 CD-SAXS 的良好远景。但是,在某些情况下,X 射线是由研发机构中的大型同步加快器存储环产生的,并没有走到实用化阶段。
显然,对于晶圆厂来说,这些探索都不切实际。晶圆厂须要的 CD-SAXS 工具要使用小巧的 X 射线源。如今有几家公司出售 CD-SAXS 工具,紧张用于研发而非生产。英特尔、三星、台积电和其他公司的实验室中都有 CD-SAXS 工具。
面向晶圆厂的 CD-SAXS 工具的题目在于 X 射线源功率有限且速率慢,这会影响吞吐本领。“CD-SAXS 为您提供了芯片内部的惊人外貌。由于它能穿透基材,以是可以看到差别质料层。” VLSI Research 首席实行官 Dan Hutcheson 说道。“这是一种类似于光学散射法的散射技能,但是它如今的速率很慢。”
除了吞吐本领,本钱也是一个题目。“和单纯的光学装备相比,它的代价大概要贵 5 倍或 10 倍。” VLSI Research 总裁 Risto Puhakka 体现。
因此,在一段时间内,至少在逻辑器件上,芯片制造商大概不会将 CD-SAXS 摆设在其在线监测工艺中。Puhakka 说:“我们推测,CD-SAXS 在逻辑器件上的商用还须要五年。”
封装技能的演变
IC 工艺尺寸的缩减是推升芯片性能的传统方法,它是在更低的工艺尺寸上实现类似的芯片功能,然后将功能模块封装到单片式的芯片中。
但是,如前所述,先辈工艺节点上的芯片计划本钱对很多公司都越来越无法遭受,而且每一代提供的性能和功耗上风在不停缩小。
“从经济性的角度来看,如今还剩下多少公司可以负担得起先辈工艺的代价?如许的公司越来越少了。”联华电子业务管理副总裁 Walter Ng 说。
固然更先辈的工艺仍旧是催生新计划的强盛本领,但是越来越多的公司却转向了先辈封装的性能提升门路。此中,小芯片(Chiplets)是异构集成的另一种情势。
先辈封装提升芯片性能正变得可行。比如,在芯片面积至关紧张的应用(特殊是 AI 应用)中,芯片速率取决于高度冗余的处置惩罚元件和加快器阵列,而新工艺能提供的最大利益体如今体系架构的改变和软硬件协同计划上。
对于一个信号而言,从一颗大芯片一端传输到另一端所需的时间,要比使用高速接口垂直传输到另一个裸片上耗费的时间更长。
正是基于这种原理,封装公司和代工厂正在改善器件之间的链接性能,并进步封装本身的密度,以进一步进步封装芯片的速率。
台积电通过将小芯片嵌入在前端(FEOL)实现了性能提升。它还操持在 SoIC 中使用先辈的混淆键合技能。
台积电的方案比使用当下正在使用的硅基内插器毗连芯片还要快得多。不外,硅基内插器可以在封装内和封装之间传导光子,从而扩大了它的使用范围。
ASE 副总裁 Rich Rice 说:“如今东西向传输的光纤,已看不到底板,传输并不颠末模块的转接,而是直接到达服务器,末了到达交换机。光纤仍旧有很大的发展空间,业界的公司正在实验最新的技能,这将加快光子学的应用。将来的服务器间光纤传输将会具有更多的带宽,而且会出现更多高容量的办理方案,同时它也会变得更自制。”
和铜线相比,光发送信号所斲丧的功率更低。Rice 说:“这将是将来芯片间传输的一种方向,已经有一些公司在研究可传输光信号的内插器。届时,和芯片本身的接口只须要办理将光信号输入到封装侧的题目。”
固然,在芯片中使用光信号比提及来要难多了。光信号将随着芯片的温升而产生漂移,因此须要校准滤波器以办理漂移题目。别的,波导结构的粗糙也会制止光的传输。不外,光信号集成封装的研发已经上路,并非遥不可及。
先辈封装技能还具备别的上风。比如,可以在任何理想的工艺节点上开辟模仿电路,而且已经计划出来的模仿电路可以重复使用,而不消担心须要缩小模仿芯片的尺寸。
别的,功率半导体器件的封装技能也取得了长足进步。比如,在碳化硅上,供应商实现了将基于碳化硅的MOSFET 和别的组件集成进单个功率模块中。和硅相比,碳化硅的击穿电场更高,热导率也更高。
结论
向 3 纳米的迁徙必将发生,只是大概比预期的时间更长而已。这个结论同样实用于 2 纳米。
再往下,如今还说不清楚 1 纳米时会发生什么。大概必须使用 CFET,别的,芯片工艺尺寸的缩减大概就此止步,大概只有很小一部分超高性能、高度专用的芯片大概须要极高密度的小芯片才会用到更先辈的工艺。
但是,在短期内,由于没有一种技能可以满足全部应用的需求,以是很多技能都有其发展的空间。
将来智能实验室的紧张工作包罗:创建AI智能体系智商评测体系,开展天下人工智能智商评测;开展互联网(都会)云脑研究操持,构建互联网(都会)云脑技能和企业图谱,为提升企业,行业与都会的智能程度服务。


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